quartus写Verilog语言

求这个哪里错了，测试文本如何编写，用quartus这个软件编写

在Quartus中写Verilog代码需要注意以下几点:
1. 文件扩展名为.v,如test.v。
2. 模块定义用module...endmodule语句,格式为:
verilog
module 模块名(input/output 端口列表);
//端口定义和内部信号
//组合逻辑和时序逻辑
endmodule
3. 输入输出端口定义用input, output, inout关键字,格式为:
verilog 
input  a;     //输入
output b;    //输出 
inout  c;     //双向端口
4. 时钟定义用reg关键字,如:
verilog
reg clk;     //时钟信号
5. 组合逻辑用assign语句,如:
verilog
assign out = in1 & in2;     //AND gate 
6. 时序逻辑用always语句,格式为:
verilog
always @( posedge clk )  //上升沿触发
begin
    if(rst == 1'b1)      //异步复位 
        q <= 1'b0;
    else
        q <= d;  
end 
7. 仿真测试用initial和always语句,格式为:
verilog
initial begin
    clk = 0;
    #5 clk = ~clk;   //时钟周期为10个时间单位
end

always #5 clk = ~clk;   //时钟周期为10个时间单位
仿真用Quartus的仿真功能或ModelSim等仿真工具。