vhdl语言这里出现了报错该怎么修改

(1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层 次化设计的方法，在实验一（1位加法器）的基础上，通过一个4位全加器的设 计，掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
(2) 实验原理：一个4位全加器可以由4个1位全加器构成，加法器间的进位可以 串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低 进位输入信号cin相接（串行进位加法器）。
(3) 实验内容：建立一个更高层次的原理图设计，利用实验一获得的1位全加器 构成4位全加器，见图2.1。注意总线连接方式必须对连线命名，方法是单击 要命名的连线，出现光标后直接输入连线的名字，如总线a[3…0]，或单线a0。 并完成编译、综合、适配、仿真和硬件测试。