计算机组成原理实验要求用verilog设计一个八位ALU加法器

具体题目如图所示，需要完成加减与或左移右移有符号小于置位无符号小于置位仿真时数据设置为十六进制要求用verilog语言来实现
按要求完成必采纳有参考代码

【verilog 实现8位有符号加法器】https://mbd.baidu.com/ma/s/a8U33vnE

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