Verilog四位全加器端口声明为什么这么写呢？

这个是教程上的截图，问题行已经高亮。
Ci这么写是因为输入可能被悬空吗还是为什么呀？

在大多数情况下， .ci(c) 的写法是常用的。

但是程序中的的用法确实和这个不一样。

程序中的写法，当 c 为高阻z或未知x时，ci=0

这在仿真时是会经常用到的。

你的模块中没有时序或者组合逻辑，只有一个genvar的generate，因此这样写似乎更简单，由于少了wire信号（c），也许能对综合时有一定的好处。