怎么用8个7段数码管来显示测试的信号频率，用verilog来编写

module FrequencyCounter (
  input clk,            // 输入时钟信号
  input reset,          // 复位信号
  input [1:0] signal_in, // 输入信号选择信号
  output [7:0] display  // 数码管显示信号
  );

  // 时钟分频模块，根据输入信号的频率范围选择不同的分频系数
  reg [31:0] counter;
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      counter <= 0;
    end else begin
      case(signal_in)
        2'b00: counter <= counter + 1; // 1Hz~10MHz
        2'b01: counter <= counter + 10; // 1kHz~100MHz
        2'b10: counter <= counter + 100; // 100Hz~10MHz
        2'b11: counter <= counter + 1000; // 10kHz~1MHz
      endcase
    end
  end

  // 数码管显示模块，根据计数器的数值进行显示
  reg [7:0] display_value;
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      display_value <= 0;
    end else begin
      case(signal_in)
        2'b00: display_value <= counter[27:20];
        2'b01: display_value <= counter[23:16];
        2'b10: display_value <= counter[19:12];
        2'b11: display_value <= counter[15:8];
      endcase
    end
  end

  // 占空比测量模块，测量输入信号的占空比并显示
  reg [7:0] duty_cycle;
  always @(posedge clk) begin
    if (reset) begin
      duty_cycle <= 0;
    end else if (signal_in == 2'b00) begin
      // 使用输入捕获模块测量方波占空比
      #1; // 确保捕获到完整的周期
      // 获取上升沿和下降沿的时间戳
      $capture(start_time, signal_in, $rising_edge(signal_in));
      $capture(end_time, signal_in, $falling_edge(signal_in));
      // 计算占空比，误差小于1%
      duty_cycle <= ({8{end_time - start_time}} * 100) / counter[27:20];
    end
  end

  // 时间间隔测量模块，测量两路同频率方波输入信号的时间间隔并显示
  reg [7:0] time_interval;
  always @(posedge clk) begin
    if (reset) begin
      time_interval <= 0;
    end else if (signal_in == 2'b00) begin
      // 使用输入捕获模块测量时间间隔
      #1; // 确保捕获到完整的周期
      // 获取第一路方波上升沿和第二路方波上升沿的时间戳
      $capture(start_time1, signal_in, $rising_edge(signal_in));
      $capture(start_time2, signal_in, $rising_edge(signal_in));
      // 计算时间间隔，误差小于1%
      time_interval <= {8{start_time2 - start_time1}};
    end
  end

  // 这里只是根据举例说明，display和其他模块之间的信号传输应根据实际情况进行设计
  // 下面是为了示例而提供的一个数码管驱动模块
  reg [3:0] digit_select;
  reg [6:0] segment_data;
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      // 数码管初始化
      digit_select <= 4'b0000;
      segment_data <= 7'b0000000;
    end else begin
      // 数码管显示数值
      case(digit_select)
        4'b0000: segment_data <= ~{1'b1, display_value[6], display_value[5], display_value[4], display_value[3], display_value[2], display_value[1], display_value[0]};
        4'b0001: segment_data <= ~{1'b1, duty_cycle[6], duty_cycle[5], duty_cycle[4], duty_cycle[3], duty_cycle[2], duty_cycle[1], duty_cycle[0]};
        4'b0010: segment_data <= ~{1'b1, time_interval[6], time_interval[5], time_interval[4], time_interval[3], time_interval[2], time_interval[1], time_interval[0]};
        default: segment_data <= 7'b1111111;
      endcase
      // 数码管位选
      digit_select <= digit_select + 1;
    end
  end

  // 这里只是根据举例说明，display和其他模块之间的信号传输应根据实际情况进行设计
  // 下面是为了示例而提供的数码管显示模块
  display_data display_inst (
    .clk(clk),
    .display_bit(display_bit),
    .digit(digit_select),
    .segment_data(segment_data)
  );

endmodule