vivado中JESD204B的glblclk_n/p信号怎么接线

JESD204B协议中我在PHY层选择include shared logic in core，如下图

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然后tx侧的IP核就多了两个差分信号输入端口

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之前所有在block design 中的信号都是单端信号，并且输入信号的话没法用原语单端转差分的，想问一下这种情况怎么解，或者有没有相关的设计案例？

把圈里的选项去掉就行

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参考gpt：
结合自己分析给你如下建议：
JESD204B IP 核的 PHY 层有两种配置方式：Include Shared Logic in Core 和 Include Shared Logic in Example Design。如果你选择了 Include Shared Logic in Core，那么 PHY 层的逻辑会被包含在 JESD204B IP 核内部，你不需要再配置 JESD204B PHY IP 核。这种方式比较简单，但是不支持收发器共享的高级功能。
如果你选择了 Include Shared Logic in Core，那么你会发现 JESD204B IP 核的 TX 侧多了两个差分信号输入端口：rfclk_p 和 rfclk_n。这两个端口是用来接收外部的参考时钟信号的，它们的频率应该和 JESD204B IP 核的时钟配置相匹配。你可以使用一个差分时钟缓冲器或者一个差分时钟振荡器来产生这个差分时钟信号，并将其连接到 JESD204B IP 核的 rfclk_p 和 rfclk_n 端口上。
一个可能的设计案例是使用 ADI 的 AD9528 时钟芯片来产生 JESD204B 的参考时钟信号。AD9528 是一个集成了 14 个输出通道的低噪声时钟分配器，它可以从一个单端或者差分时钟源产生多个差分时钟信号，并且可以通过 SPI 接口进行配置。你可以参考这篇文章（https://blog.csdn.net/QUACK_G/article/details/125574770?csdn_share_tail=%7B%22type%22%3A%22blog%22%2C%22rType%22%3A%22article%22%2C%22rId%22%3A%22125574770%22%2C%22source%22%3A%22QUACK_G%22%7D&ctrtid=JVxhq%EF%BC%89%EF%BC%8C%E5%AE%83%E8%AF%A6%E7%BB%86%E4%BB%8B%E7%BB%8D%E4%BA%86%E5%A6%82%E4%BD%95%E4%BD%BF%E7%94%A8 AD9528 来为 Xilinx 的 Kintex UltraScale FPGA 提供 JESD204B 的参考时钟信号。

在 Vivado 中，JESD204B 的 glblclk_n 和 glblclk_p 信号是差分信号，用于全局时钟传输。以下是将这些信号与 FPGA 中的逻辑接线的一般步骤：

  1. 打开 Vivado 工程，并在 "Sources" 窗口中找到 glblclk_n 和 glblclk_p 信号的源文件。这通常是一个时钟源模块或者是 FPGA 板上的时钟输入接口。
  2. 在 "Constraints" 窗口中打开 XDC 文件，该文件用于约束时序和引脚分配。
  3. 确保 XDC 文件中已经包含了 glblclk_n 和 glblclk_p 的引脚约束信息。例如，可以使用以下语法将这些信号与 FPGA 上的物理引脚关联起来：
set_property PACKAGE_PIN <pin_name> [get_ports {glblclk_n}]
set_property IOSTANDARD <standard> [get_ports {glblclk_n}]
set_property PACKAGE_PIN <pin_name> [get_ports {glblclk_p}]
set_property IOSTANDARD <standard> [get_ports {glblclk_p}]

其中， 是 FPGA 上与 glblclk_n 和 glblclk_p 连接的物理引脚名称， 是所选的 I/O 标准。

  1. 在 Vivado 中的 "Design Sources" 窗口中找到需要将 glblclk_n 和 glblclk_p 信号连接到的逻辑模块。
  2. 在 "Block Design" 或 "RTL 网表" 视图中，将 glblclk_n 和 glblclk_p 信号连接到逻辑模块的时钟输入端口。

确保在连接时遵循正确的差分信号引脚匹配规则，以确保时钟信号的正确传输和接收。

以上是一个一般的接线步骤，具体的实施细节可能会因具体的设计和板级布局而有所不同。建议参考所使用的 FPGA 开发板的文档和 Vivado 工具的用户指南，以获取更详细的指导。