vivado经过代码分频后的信号是否可以作为时钟信号直接作为子模块的clk？例如外部时钟50Mhz，我通过计数的方式计数到一定值后将变量取反然后得到一个低频率的时钟，这个时钟我时候直接可以把他连接到其他子模块的clk中？
可以这样使用但是不能直接驱动 MMCM,PLL 这样的时钟模块，需要加个 BUFG 才行。