cadence allegro PCB designer DRC错误 ：thru via to route keepin spacing
cadence22版本 allegro PCB designer DRC错误 ：thru via to route keepin spacing
目前是只有删除route keepin 才可以消除错误
想请教到底问题在哪里？在不删除route keepin的情况下怎么消除错误？
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DRC错误 "thru via to route keepin spacing" 表示你的设计中存在通过孔（thru via）与布线约束（route keepin）之间的间距不满足要求，导致布线违反了设计规则。
在 Allegro PCB Designer 中，Route Keepin 是一种布线约束，用于确保某些特定信号线（例如高速信号）之间保持一定的间距，以避免信号干扰。通过孔是连接不同层的电气连接，因此也受到布线约束的影响。
要消除这个错误，你可以采取以下措施：
调整布线：检查与 "thru via to route keepin spacing" 错误相关的信号线和通过孔，尝试调整它们的位置和路径，使其满足布线约束。
修改约束：检查设计规则中的 Route Keepin 约束，可能需要适当调整其设置，使其更符合设计要求。
添加规避区域：如果在布线约束中有必要使用 Route Keepin，你可以考虑在布局中添加规避区域，以保持一定的间距。规避区域将阻止其他信号布线进入指定区域，确保保持间距。
检查板层堆叠：通过孔通常会涉及多个板层，确保板层堆叠和信号引导良好，以避免干扰和布线冲突。
重新规划布线：如果以上方法无法解决问题，可能需要重新规划布线或优化布线策略，以确保所有信号布线满足设计规则。
在调整布线和布线约束时，要特别注意高速信号和敏感信号的布线，因为它们对布线规则要求更为严格。