vivado时钟倍频Verilog仿真
VIVADO仿真不出结果，不知道仿真代码怎么改
源代码
仿真代码 只有输入clk的时序图，输出clk_16一直是X
delay和cnt_0没有赋初始值
第5行代码改成
output reg [15:0] delay = 0,
第6行代码改成
output reg [7:0] cnt_0 = 0);
仿真代码里delay和cnt_0的位宽也不对
VIVADO仿真不出结果，不知道仿真代码怎么改
源代码
delay和cnt_0没有赋初始值
第5行代码改成
output reg [15:0] delay = 0,
第6行代码改成
output reg [7:0] cnt_0 = 0);
仿真代码里delay和cnt_0的位宽也不对