谁能帮一下运行以下此代码的功能仿真图，试了一晚上，seg一直没有改变，求解原因？

module SHIFT_REG(clk, rst, mode, din, dout, seg_in);
input clk, rst;
input [1:0] mode;
input [7:0] din;
output [7:0] dout;
input [7:0] seg_in;
reg [7:0] dout;
reg [7:0] seg_out;
reg CY; // 进位标志位
reg [7:0] REG;
// 状态转移行为
always @(posedge clk or posedge rst)
begin
    if (rst) // 复位
        REG <= 8'b0;
    else begin
        case(mode) // 根据不同模式进行操作
            2'b00: begin // 循环左移
                CY <= REG[7]; // 记录最高位
                REG <= {REG[6:0], REG[7]}; // 左移，最高位补到最低位
            end
            2'b01: begin // 带进位左移
                CY <= REG[7];
                REG <= {1'b0, REG[7:1]};
            end
            default: begin // 其他模式，直接赋值
                CY <= 1'b0;
                REG <= din;
            end
        endcase
    end
end
// 七段数码管显示
always @(posedge clk)
begin
    case (seg_in) // 根据不同的 seg 值选择输出
        8'b00000000: seg_out <= 7'b1111110; // 显示 0
        8'b00000001: seg_out <= 7'b0110000; // 显示 1
        8'b00000010: seg_out <= 7'b1101101; // 显示 2
        8'b00000011: seg_out <= 7'b1111001; // 显示 3
        8'b00000100: seg_out <= 7'b0110011; // 显示 4
        8'b00000101: seg_out <= 7'b1011011; // 显示 5
        8'b00000110: seg_out <= 7'b1011111; // 显示 6
        8'b00000111: seg_out <= 7'b1110000; // 显示 7
        8'b00001000: seg_out <= 7'b1111111; // 显示 8
        8'b00001001: seg_out <= 7'b1111011; // 显示 9
        default: seg_out <= 7'b0000001; // 默认显示 1
    endcase
end
assign dout = seg_out;
endmodule

参考这个方案试试：https://zhuanlan.zhihu.com/p/635061677