在运行此代码发现没有问题的前提下，又进行功能仿真图的制作，但无论怎么改变输出，seg一直是0000000,这是什么原因呢？

module SHIFT_REG(clk, rst, mode, din, dout, seg);

input clk, rst;
input [1:0] mode;
input [7:0] din;
output [7:0] dout;
output [7:0] seg;

reg [7:0] dout;
reg [7:0] seg;
reg CY; // 进位标志位
reg [7:0] REG;

// 状态转移行为
always @(posedge clk or posedge rst)
begin
    if (rst) // 复位
        REG <= 8'b0;
    else begin
        case(mode) // 根据不同模式进行操作
            2'b00: begin // 循环左移
                CY <= REG[7]; // 记录最高位
                REG <= {REG[6:0], REG[7]}; // 左移，最高位补到最低位
            end
            2'b01: begin // 带进位左移
                CY <= REG[7];
                REG <= {1'b0, REG[7:1]};
            end
            default: begin // 其他模式，直接赋值
                CY <= 1'b0;
                REG <= din;
            end
        endcase
    end
end

// 七段数码管显示
always @(posedge clk)
begin
    case (seg) // 根据不同的 seg 值选择输出
        8'b00000000: dout <= 7'b1111110; // 显示 0
        8'b00000001: dout <= 7'b0110000; // 显示 1
        8'b00000010: dout <= 7'b1101101; // 显示 2
        8'b00000011: dout <= 7'b1111001; // 显示 3
        8'b00000100: dout <= 7'b0110011; // 显示 4
        8'b00000101: dout <= 7'b1011011; // 显示 5
        8'b00000110: dout <= 7'b1011111; // 显示 6
        8'b00000111: dout <= 7'b1110000; // 显示 7
        8'b00001000: dout <= 7'b1111111; // 显示 8
        8'b00001001: dout <= 7'b1111011; // 显示 9
        default: dout <= 7'b0000001; // 默认显示 1
    endcase
end

endmodule

该回答通过自己思路及引用到GPTᴼᴾᴱᴺᴬᴵ搜索,得到内容具体如下：
你的代码中存在一个问题，就是 seg 的赋值语句在 always 块外面。这个问题可能会导致 seg 的值不能被正确更新。下面是修正后的代码：

module SHIFT_REG(clk, rst, mode, din, dout, seg);

input clk, rst;
input [1:0] mode;
input [7:0] din;
output [7:0] dout;
output [7:0] seg;

reg [7:0] dout;
reg [7:0] seg;
reg CY; // 进位标志位
reg [7:0] REG;

// 七段数码管显示
always @(posedge clk)
begin
    case (seg) // 根据不同的 seg 值选择输出
        8'b00000000: dout <= 7'b1111110; // 显示 0
        8'b00000001: dout <= 7'b0110000; // 显示 1
        8'b00000010: dout <= 7'b1101101; // 显示 2
        8'b00000011: dout <= 7'b1111001; // 显示 3
        8'b00000100: dout <= 7'b0110011; // 显示 4
        8'b00000101: dout <= 7'b1011011; // 显示 5
        8'b00000110: dout <= 7'b1011111; // 显示 6
        8'b00000111: dout <= 7'b1110000; // 显示 7
        8'b00001000: dout <= 7'b1111111; // 显示 8
        8'b00001001: dout <= 7'b1111011; // 显示 9
        default: dout <= 7'b0000001; // 默认显示 1
    endcase
end

// 状态转移行为
always @(posedge clk or posedge rst)
begin
    if (rst) // 复位
        REG <= 8'b0;
    else begin
        case(mode) // 根据不同模式进行操作
            2'b00: begin // 循环左移
                CY <= REG[7]; // 记录最高位
                REG <= {REG[6:0], REG[7]}; // 左移，最高位补到最低位
            end
            2'b01: begin // 带进位左移
                CY <= REG[7];
                REG <= {1'b0, REG[7:1]};
            end
            default: begin // 其他模式，直接赋值
                CY <= 1'b0;
                REG <= din;
            end
        endcase
    end
    seg <= REG; // 将 REG 的值赋给 seg
end

endmodule

在修正后的代码中，将 seg 的值赋给 REG 的语句移到了 always 块内，并且增加了一个 seg <= REG 语句，用于更新 seg 的值。

如果以上回答对您有所帮助，点击一下采纳该答案～谢谢