在用Vivado，问一下逻辑图的表达式怎么调出来？

verilog模块写好后，综合、仿真OK，也打开了逻辑图，但是不知道该逻辑图的输出表达式在哪个地方可以找到，忘了怎么调出来了。（像D=A&B|C这种表达式)

不太清楚，都是自己根据逻辑表达式，在转逻辑图的

在Netlist视图中打开逻辑图,在信号线上双击或右键选择"Locate Drivers"选项,可以查看驱动该信号线的逻辑门或实例的表达式