Verilog assign条件赋值 数量

请问assign赋值的条件有数量限制吗？可以写十几个吗？
例如这种可以吗？

assign a= b1? c1:(b2? c2:(..........b16?c16:0))  

只要芯片资源够，没啥数量限制可以这样写。但是你的写法括号比较多，很难看明白，建议这样写，代码看起来就舒服多了

assign    a =   b1 ? c1:
                b2 ? c2:
                b3 ? c3:
                b4 ? c4:
                b5 ? c5:
                b6 ? c6:c7;
                
assign    a =   c1 == b1 ? d1:
                c2 == b2 ? d2:
                c3 == b3 ? d3:
                c4 == b4 ? d4:
                c5 == b5 ? d5:
                c6 == b6 ? d6:0;                

可以嵌套的去写，里面那是判断，也不是赋值