FPGA的case语句中锁存器
请教一个问题，在verilog中，若是某个状态情况下，对其中一个寄存器没有赋值，这种情况会造成锁存器吗，比如在status状态下，只对out_A寄存器进行了赋值，对out_B没有任何操作，这种情况下，out_B会形成锁存器吗
你这个代码是在时钟时序逻辑中的赋值
always@ (posedge clk)
这个时钟时序逻辑中的赋值，都会编译成 D 触发器
如果你用组合逻辑
always@( * )
代码中的 out_B 就会形成锁存器
请教一个问题，在verilog中，若是某个状态情况下，对其中一个寄存器没有赋值，这种情况会造成锁存器吗，比如在status状态下，只对out_A寄存器进行了赋值，对out_B没有任何操作，这种情况下，out_B会形成锁存器吗
你这个代码是在时钟时序逻辑中的赋值
always@ (posedge clk)
这个时钟时序逻辑中的赋值，都会编译成 D 触发器
如果你用组合逻辑
always@( * )
代码中的 out_B 就会形成锁存器