我现在在用Verilog HDL编写即模拟仿真一段程序，但是不懂为什么我设置了条件，bus的仿真图依旧是蓝线，好像时判断条件未起作用

各位技术专家你们好，我现在在用Verilog HDL编写即模拟仿真一段程序，但是不懂为什么我设置了条件，bus的仿真图依旧是蓝线，好像时判断条件未起作用。

以下是我的源码和测试文件还有仿真图，劳烦大家给个解决思路