关于#UDP#的问题，如何解决？

FPGA问题：UDP测试
璞致开发板PL侧以太网UDP传输数据，使用正点原子的verilog语言以太网udp测试例程源代码，修改了FPGA的芯片为使用的芯片之后，将约束文件里面的引脚也修改成目前的，综合、执行都没有错误，生成bit下载到开发板里面，接收不到数据，不知道问题出在哪里，请问还有哪里需要修改，平台是vivado。正点原子的PHY 芯片为裕太车通公司的 YT8511，璞致的是RTL8211F。

不知道你这个问题是否已经解决, 如果还没有解决的话:

• 你可以看下这个问题的回答https://ask.csdn.net/questions/7791694
• 这篇博客你也可以参考下：FPGA UDP发送数据 PC端一直接收不到的问题
• 除此之外, 这篇博客: 计算机网络学习通习题中的 3 一个应用程序用UDP，到了IP层把数据报再划分为4个数据片并发送出去。结果前两个数据报片丢失，后两个到达目的站。过了一段时间应用程序重传UDP，而IP层仍然划分为4个数据报片来传送。结果这次前两个到达目的站而后两个丢失。试问：在目的站能否将这两次传输的4个数据报片组装成为完整的数据报？假定目的站第一次收到的后两个数据报片仍然保存在目的站的缓存中。 部分也许能够解决你的问题, 你可以仔细阅读以下内容或者直接跳转源博客中阅读:
  
  正确答案：

  不行。因为：重传时IP数据报的标识字段有另外一个标识符。标识符相同的IP数据报片才能组装成一个IP数据报。前两个IP数据报片的标识符与后两个IP数据报片的标识符不同，所以不能组装成一个IP数据报。

如果你已经解决了该问题, 非常希望你能够分享一下解决方案, 写成博客, 将相关链接放在评论区, 以帮助更多的人 ^-^