在quartus II软件上基于VHDL语言实现伪随机序列发生器仿真伪随机序列发生器设计设计一个伪随机序列发生器，采用的生成多项式为1+X3+X7。要求: (1) 具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。(2) 将生成的伪随机序列在数码管上显示。在数码管上显示。