技术参数：两行数据值的输入可通过拨码开关实现，分别存储于2个FIFO，依次读取2个FIFO的数据求和，并将结果通过数码管显示
您似乎在询问涉及两个 FIFO IP 核、用于输入的旋转开关和用于输出的 7 段显示器的硬件实现。
在此设置中，两行数据通过旋转开关输入，并存储在两个独立的FIFO（先进先出）IP核中。然后按顺序读取来自两个FIFO内核的数据，将值相加，结果显示在7段显示器上。
这种实现可能会使用数字逻辑设计和可编程硬件平台（如FPGA（现场可编程门阵列）来完成。该设计将包括FIFO内核的实现、旋转开关输入接口、执行两个值相加的逻辑以及驱动7段显示器的接口。
需要注意的是，实现的细节将取决于所使用的平台、特定要求和约束以及设计约束，如性能、功耗和可用资源。
不知道你这个问题是否已经解决, 如果还没有解决的话:| 参数 | 描述 |
|---|---|
| data_depth | 数据深度，代表了FIFO缓冲数据的能力；一般为2的次幂；在支持非2次幂深度的FIFO中，可任意； |
| data_width | 数据读写宽度，一般与内部RAM匹配数据宽度，在不匹配情况下需要对数据进行补位处理； |
| addr_width | 地址宽度，与深度对应，其关系式：addr_width = log2(data_depth) |
data_depth是否越大越好？
否，data_depth应该根据读写数据方的速率进行合理确定。
过大的data_depth会消耗过多的资源（若RAM是LUT实现，则消耗大量的LUT，若是Block RAM 则消耗Block RAM资源）