Verilog中程序编程问题，计数不知道为什么会跳变
刚入手FPGA，想在FPGA中完成计数
这个是我的程序，但是使用仿真跑出来的不对，望各位解惑，不知道为什么数值跳变了
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如果Verilog程序的计数不对，可能有以下原因：
- 时钟频率设置不当：确保时钟频率设置正确，否则可能会造成计数不精确。
- 状态机设计不当：确保状态机设计正确，保证合理的状态转换。
- 代码逻辑错误：检查程序中是否有代码逻辑错误。
- 仿真环境：确保使用的仿真工具是否有误，是否具有与实际环境相似的仿真环境。
建议请详细检查以上几点的问题，以确保计数的正确性。
仿真波形奇怪，没法解释，有几行代码不对，当时不会产生这个波形
这行代码不对
cnt1 <= 1'd0
改成
cnt1 <= 0；
进制有问题？看一下波形的进制和你的代码里面用的进制一样吗？另外考虑1‘b0改成12’b0，位宽不对