FPGA-四位表决器的verilog代码应该怎么写？

设计一个4变量多数表决器,在4个输入中,A代表2
B、C、D分别代表1,当输入数值大于或等于3时输出为高电平,否则,输出为低电平。

情况不多的时候直接列真值表写case就可以了，在FPGA中会用一个LUT实现。
加上拼接：
case({A,B,C,D})
4'b0000: