Verilog状态机现态和次态同时跳转是什么原因

问题遇到的现象和发生背景

用代码块功能插入代码，请勿粘贴截图

我想要达到的结果

有人知道Verilog状态机现态和次态同时跳转是什么原因吗？
时序图就一个地方出现这个同时跳转的情况，让人很是纳闷（大大的脑袋大大的疑惑？）
有人遇见过类似的吗？
求带带我吗？（

苦笑）