我准备用verilog编写ddr的驱动，但还有好多问题没搞明白，ddr是动态内存，需要定期的刷新。
1、这个刷新是ddr连接的主机定期去刷新么，这不是影响读写速率么。
2、如果定期去刷新，刷新是需要时间的，这段时间是不是不能有任何操作，读写速率岂不是很慢。
3、正常的刷新流程是什么样的，ddr2和ddr3不一样么
4、一个包含读写刷新的时序是什么样的
为什么要自己写驱动？直接用MIG IP核不香吗？
这东西一般FPGA厂家会提供专用的 IP
自己写，虽然费劲，相信逻辑代码能写好。但是很难实现稳定的高速访问。
DDR的刷新是硬件层面的事，不是操作系统层面的问题
DRAM 刷新由控制器 (MC) 和 DRAM 颗粒内部电路共同实现。 MC 以发送刷新命令的方式通知 DRAM 颗粒进行刷新；DRAM 颗粒内部电路则负责进行刷新操作。