关于#vhdl#的问题，如何解决？

这是个什么问题，初学VHDL实在是解决不了，希望有人教教我。

entity h_adder is
port(
A : in std_logic ;
B : out std_logic;
SO : out std_logic;
CO : out std_logic
};
end entity h_adder;

注意"CO : out std_logic "后面是没有“;”的。你就是这里多了一个分号。