在FPGA里面对输入信号做倍频的思路是用系统时钟做分频，那么在FPGA的PLL核是怎么实现对系统时钟倍频的？PLL里面还有更高频率的时钟做分频吗？
我记得以前在哪看到过倍频实现方法的，是用比较器实现的，相位不同但频率相同的两个时钟信号，接入比较器后，比较器输出的就是一个两倍频率的信号