这个模块是用verilog primitive 描述的xxxx_dff_mb dff2(Q2_buf, D2_i, CP, CDN_i, SDN, notifier, notifier_2);
我不理解的是,为啥 CDN_i =0, 输出 Q2_buf是X,我理解的, CDN_i =0, Q2_buf 应该是0。我判断的依据是真值表的第一行: