基于FPGA的复杂的数字时钟设计中关于IP核PLL设置相关问题（mypll文件配置问题)

关于IP核设置PLL时钟，我按照从网上查找的教程，配置PLL时钟频率为５０MHZ，但是生成clk_wiz_0这个文件，下一步是再写一个rtl文件
mypll?大概需要怎么配置呢？

这个ip你已经配置好就直接例化 clk_wiz_0 就行，不需要再做配置了。