一道笔试题，小弟学过数字逻辑，但是Verilog没学过，这是一道关于D触发器的题目，请各位大佬请教一下。

https://blog.csdn.net/qq_43475285/article/details/105170113

顺手写了一个，不知是否满足题目要求：

module serial2Parallel(SerIn,SerClk,ParClk,ParDataOut);
input SerClk,SerIn,ParClk;
output [7:0] ParDataOut;
reg[7:0] Ser;
reg[7:0] Par;

always @(posedge SerClk)
    begin
        Ser[7:0]<={Ser[6:0], SerIn} ;
    end

always @(posedge ParClk)
    begin
        Par[7:0]<=Ser[7:0];
    end

assign ParDataOut = Par ;

endmodule