我在segment模块里定义了一个二维数组用来存放两个数码管的信息，然后例化调用的时候这样写：
segment u1(.clk_in(clk_in),.rst_n(rst_n),.seg_data[0](sw),.seg_data[1](mode_hz),.seg_led(seg_led));
想着分别用sw和mode_hz 做参数传递给模块里的 input[3:0] seg_data[1:0]
然后综合的时候报错如下：
Error (10170): Verilog HDL syntax error at exam3.v(33) near text: "["; expecting ")".
看来是格式出了问题，那么正确的在例化中传递二维数组参数的格式该怎么写？我是找遍了网上没答案才来提问的……
az，建议使用sv
模块例化中，括号里的信号只相当于一条线，没有任何实际意义，只做和其它模块例化的相同信号的连接使用。
你这里信息太少，看不出问题