调试jesd204b，sync不拉高

jesd204b接口的ADC和FPGA的硬件板卡，通过调用jesd204b ip核在FPGA内部实现高速ADC数据采集。
调试jesd204b的过程中：
配置的工作模式是L = 4, M = 16 , F = 6 , S = 1 , N' = 12，K = 32；
时钟配置：lane_rate = 3GHz,core_clk = 75MHz,refclk = 150MHz,sysref = 9.375MHz;
波形图如下：

问题：
子类0、子类1模式都能接收到K码，但是sync不拉高；
直接用FPGA拉高sync引脚没有问题。
想请教一下大家，这是什么原因？有相同问题的可以互相讨论一下。感谢感谢！

引用 皆我百晓生 小程序回复内容作答：
这可能是由于您的时钟配置有问题导致的。首先，您需要确保时钟频率和相位正确配置。使用PLL和时钟分频器来生成所需的时钟频率，并使用时钟管理器对时钟进行校准。

其次，您还需要确保引脚映射正确。请检查引脚映射表，并确保将sync引脚正确连接到FPGA引脚。

最后，您可能还需要检查IP核的配置参数。确保正确设置了子类和时钟配置参数。

如果以上操作都正确，并且您仍然遇到问题，那可能是IP核本身的问题。您可以尝试更新IP核版本或联系IP核提供商进行支持。

希望以上信息能对您有所帮助！