verilog代码case被推断闩锁
这是我在刷HDLbits时遇到的
题目是：
[https://hdlbits.01xz.net/wiki/Fsm_serialdata](Serial receiver and datapath)
类似于实现一个串行通信协议
module top_module(
input clk,
input in,
input reset, // Synchronous reset
output [7:0] out_byte,
output done
);
localparam START = 0, B1 = 1, B2 = 2, B3 = 3, B4 = 4, B5 = 5, B6 = 6, B7 = 7, B8 = 8, STOP = 9, DONE0 = 10, DONE1 = 11;
reg [3:0] state, next_state;
reg [8:1] data = 8'hff;
always@(*) begin
case(state)
START: begin
if(in == 0) begin
next_state = B1;
end
else
next_state = START;
end
B1: begin
next_state = B2;
data[1] = in;
end
B2: begin
next_state = B3;
data[2] = in;
end
B3: begin
next_state = B4;
data[3] = in;
end
B4: begin
next_state = B5;
data[4] = in;
end
B5: begin
next_state = B6;
data[5] = in;
end
B6: begin
next_state = B7;
data[6] = in;
end
B7: begin
next_state = B8;
data[7] = in;
end
B8: begin
next_state = STOP;
data[8] = in;
end
STOP: begin
if(in == 0) next_state = DONE1;
else next_state = DONE0;
end
DONE0: begin
if(in == 1)
next_state = START;
else
next_state = B1;
end
DONE1: begin
if(in == 0)
next_state = DONE1;
else
next_state = START;
end
default: begin
next_state = START;
end
endcase
end
always@(posedge clk) begin
if(reset)
state <= START;
else
state <= next_state;
end
assign done = (state == DONE0) ? 1 : 0;
assign out_byte[7:0] = done ? data[8:1] : {8{1'bz}};
endmodule
我在进行仿真时总是警告case推断出闩锁，搞的我一头雾水。
这是咋回事呢？
在代码中，已经存在一个闩锁状态，也就是当state等于START或B1时，如果in的值为0，next_state将被设置为B1或START，这导致下一个时钟周期state仍然为START或B1，如此反复，就产生了所谓的闩锁状态。
为了解决这个问题，可以修改代码，将in的值与某个固定的信号进行对比，例如reset信号。这样可以保证在任何情况下，state都不会被无限循环地重复执行。
具体修改如下：
always@(posedge clk) begin
if(reset)
state <= START;
else if (reset || in == 0)
state <= START;
else
state <= next_state;
end
此外，代码中的某些状态在实际应用中可能并不会使用到，例如B1状态。在实际应用中，可以考虑删除这些状态，以简化代码和提高效率。
module top_module(
input clk,
input in,
input reset, // Synchronous reset
output [7:0] out_byte,
output done
);
localparam [3:0] START = 0, B1 = 1, B2 = 2, B3 = 3, B4 = 4, B5 = 5, B6 = 6, B7 = 7, B8 = 8, STOP = 9, DONE0 = 10, DONE1 = 11;
reg [3:0] state, next_state;
reg [8:1] data = 8'hff;
always@(*) begin
case(state)
START: begin
if(in == 0) begin
next_state = B1;
end
else
next_state = START;
end
B1: begin
next_state = B2;
end
B2: begin
next_state = B3;
end
B3: begin
next_state = B4;
end
B4: begin
next_state = B5;
end
B5: begin
next_state = B6;
end
B6: begin
next_state = B7;
end
B7: begin
next_state = B8;
end
B8: begin
next_state = STOP;
end
STOP: begin
if(in == 0) next_state = DONE1;
else next_state = DONE0;
end
DONE0: begin
if(in == 1)
next_state = START;
else
next_state = B1;
end
DONE1: begin
if(in == 0)
next_state = DONE1;
else
next_state = START;
end
default: begin
next_state = START;
end
endcase
end
always@(posedge clk) begin
if(reset)
state <= START;
else
state <= next_state;
end
always@(posedge clk) begin
if(reset)
data <= 0;
else if(state > 0 && state < 9)
data[state] <= in;
end
assign done = (state == DONE0) ? 1'b1 : 1'b0;
assign out_byte[7:0] = done ? data[8:1] : {8{1'bz}};
endmodule
参考gpt：
结合自己分析给你如下建议：
你的代码中，case语句没有包含所有可能的情况，也没有使用default语句来处理其他情况。这样的话，当state变量的值不在case语句中定义的范围内时，next_state和data变量的值就不会被更新，而是保持原来的值。这就相当于在这两个变量上推断出了锁存器（latch），因为锁存器的功能就是在使能信号无效时保持原来的数据。
锁存器在综合时会占用额外的资源，并且可能引起时序问题或者闩锁效应（latch-up）。闩锁效应是指在CMOS集成电路中，由于寄生PNP和NPN晶体管形成了一个正反馈回路，导致电路失去控制，电流急剧增加，甚至损坏芯片。
为了避免推断出锁存器，你可以在case语句中添加一个default语句，给next_state和data变量赋予一个默认值。例如：
default: begin
next_state = START;
data = 8'hff;
end
这样，无论state变量的值是什么，next_state和data变量都会有一个确定的值，不会保持原来的值。这样就不会推断出锁存器了。
在你的代码中，数据值（data）只有在状态为 DONE0 时才会被使用，确保在其他状态下，这些数据不会被错误地使用。
引用chatgpt内容作答：
在Verilog代码中，推断闩锁（Latch Inference）是一种常见的警告，意味着综合工具（如编译器或综合器）可能会推断出不希望的存储元件（如闩锁或存储器）。在您提供的代码中，出现推断闩锁的原因是因为您的 state 和 data 变量在组合逻辑块中被赋值，但没有在每个可能的情况下都进行赋值。这可能会导致综合工具生成额外的逻辑来处理未赋值的情况，从而产生了警告。
为了解决这个问题，您可以在组合逻辑中为 state 和 data 变量提供默认的赋值。这样可以避免综合工具推断出不希望的存储元件。下面是对您的代码进行修改的示例，添加了默认的赋值：
module top_module(
input clk,
input in,
input reset, // Synchronous reset
output [7:0] out_byte,
output done
);
localparam START = 0, B1 = 1, B2 = 2, B3 = 3, B4 = 4, B5 = 5, B6 = 6, B7 = 7, B8 = 8, STOP = 9, DONE0 = 10, DONE1 = 11;
reg [3:0] state, next_state;
reg [8:1] data = 8'hff;
always@(*) begin
// ... (your existing code)
end
always@(posedge clk) begin
if(reset)
state <= START;
else
state <= next_state;
end
always@(posedge clk) begin
if (reset)
data <= 8'hff; // Provide default value during reset
else
data <= data; // No change by default
end
assign done = (state == DONE0) ? 1 : 0;
assign out_byte[7:0] = done ? data[8:1] : {8{1'bz}};
endmodule
在上面的代码中，我添加了一个新的时序逻辑块，用于为 data 变量提供默认值。这样，当没有匹配到任何状态时，data 保持不变。这有助于避免综合工具推断出闩锁或其他不希望的存储元件。同时，我保持了您原有的逻辑，只是做了一些小的调整。
Verilog / SystemVerilog推断出case语句中的闩锁
可以参考下
推断闩锁通常是由于组合逻辑电路没有驱动出口，或者组合逻辑电路的输出没有明确驱动某个寄存器。always@(*)块中使用了reset信号。在同步设计中，复位信号通常使用always@(posedge clk)块来同步。
参考gpt
在Verilog中，case语句和always块可能会引发问题，尤其是在设计时需要考虑时序和组合逻辑。对于你遇到的问题，这可能是因为你的设计中有某些部分没有正确地处理潜在的组合逻辑和时序问题。
“闩锁”是一种特殊的问题，通常发生在组合逻辑电路中，当输入发生变化时，输出可能会不期望地立即响应，而不是在时钟周期内逐步更新。这通常是由于设计中的某些部分没有正确地使用时钟信号来同步数据。
要解决这个问题，你可能需要仔细检查你的case语句和always块，确保你的设计在组合逻辑和时序方面是正确的。以下是一些可能的建议：
确保你的设计中的所有部分都正确地使用时钟信号来同步数据。
尽可能地使用if/else语句而不是case语句。case语句在处理多个条件时可能会导致组合逻辑问题。
在always块中使用非阻塞赋值(<=)而不是阻塞赋值(=)。非阻塞赋值会在每个时钟周期的边缘更新输出，而阻塞赋值会在整个块完成后一次性更新输出。
避免使用未使用的条件分支。这可能会导致不必要的组合逻辑。
使用时序分析工具（如ModelSim）来检查你的设计中的时序和组合逻辑问题。
如果你仍然遇到问题，我建议你提供一些具体的代码示例，这样我可能会更有帮助。
引用GPT作答：
在Verilog中，警告“case推断出闩锁”是指在case语句中对下一个状态（next_state）进行推导时，存在一种情况可能无法覆盖所有可能性。在你的代码中，default分支将next_state设置为START，这基本上是一种保护措施，以确保在状态转换的每个步骤都有明确定义的下一个状态。
然而，由于你的状态机只有11个状态，而next_state是4位的寄存器，存在一种情况是无法明确定义下一个状态的。这就是警告的原因。
解决这个警告的方法是在case语句中添加一个分支来处理所有未列出的状态。你可以将default的行为更改为报告一个错误，以确保没有任何未定义的状态。
以下是更新后的代码示例：
always @(*) begin
case (state)
START: begin
if (in == 0) begin
next_state = B1;
end else begin
next_state = START;
end
end
// ... 其他状态 ...
default: begin
$display("Error: Undefined state!");
$finish;
end
endcase
end
通过添加这个default分支，你可以避免警告并确保每个状态都有明确定义的下一个状态。