FPGA实现PCIE Switch

使用3个AXI Bridge for PCI Express Gen3 Subsystem实现一个PCIe Switch功能，其中一个为Endpoint，与CPU连接；另外两个设为Root Port，分别连接一块SSD，3个PCIE IP都设置为Bridge device。3个PCIE IP之间通过AXI Interconnect互联，其中EP做AXI Master，2个RP做AXI Slave，结构如下：

问题：CPU枚举时，只能扫到作为EP的PCIE IP的信息，无法查看到连接在桥上的SSD的ID信息？？是架构/设计思路有问题？？还是PCIE IP设置有问题？？

你这种结构上电时只能看见PCIe的IP中ID和版本号，说明IP设置没错。BAR空间没错的话，想看见SSD的信息需改PCIe驱动。