做一个组成原理的任务书

MIPS五级流水CPU的设计与实现(支持指令SLL、ADD、SUB)
开发工具用vivado做
其它信息可以再私信我，明晚前需要，谢谢了

1项目简介与设计目的
本次做的是MIPS五级流水CPU的设计与实现（支持指令SRL、ADD、SUB），为了深入学习理解现代计算机的CPU的设计方法，掌握流水线CPU的工作方式，我们设计并实现了五级流水CPU。
MIPS五级流水CPU的设计与实现旨在提高处理器的执行效率和性能，其主要的设计目的：
1.提高指令执行速度：通过引入流水线设计，将指令的执行过程分为多个阶段，使得每个阶段可以并行进行，并且不同指令的执行可以重叠。这样可以显著提高指令的执行速度，使处理器能够更快地完成任务。
2.最大化利用资源：五级流水CPU能够同时处理多条指令，每个阶段都有专门的硬件模块，使得处理器内部各个部件能够充分并行工作，从而最大化地利用计算资源和存储资源。这样可以提高处理器的整体效率和性能。
3.支持关键指令：该设计支持一些常用的指令，SRL、ADD和SUB。这些指令广泛应用于各种计算和数据处理任务中，通过支持这些指令，流水线CPU能够更好地满足处理各类应用程序的需求。
4.控制冒险和数据冒险：流水线CPU中存在指令之间的依赖关系，有时会出现冒险情况，如控制冒险和数据冒险。为了解决这些冒险问题，设计中需要引入相应的冒险解决技术，如分支预测、数据旁路等，以保证流水线的正常运行。
2开发技术与工具选择
2.1开发技术选择
Vivado语言（Verilog/VHDL）所描述的SoC编译、综合、实现，将FPGA内部本身无序的各种逻辑资源配置成为有序的电路，实现SoC功能。
MIPS指令格式的含义和使用方法以及仿真波形的观测，由于后期需要通过观察仿真波形来判断CPU是否完成了五个阶段，因此这项技术对于本次项目的契合度非常高。
2.2开发工具选择
实验工具选择Vivado 2019.2，它提供了更多的功能和优化，包含了综合、仿真、调试等工具，同时还支持高层次综合(HLS)和IP集成等高级功能，使得FPGA设计变得更加搞笑和简单。