数字逻辑电路——同步状态机 状态分配表

设计一个具有一个输入X、一个复位输入信号RET和一个输出Z的时钟同步状态机（时钟输入clk），Z=1的条件：连续4个时钟脉冲触发沿X的值为1010。否则Z输出为0。
关于这个的状态分配表怎么设计啊