FPGA 综合时DSP数目不够怎么办？

FPGA 综合时DSP数目不够怎么办？
在使用高云GW2A-LV18QN88C8/I7做开发时，程序用了较多的乘法运算，最后导致在综合时DSP的资源不够。除了更换资源更丰富的芯片外，可不可以在综合时，通过设置LUT来综合乘法而不是DSP来解决呢？万份感谢

use_dsp48
use_dsp
你搜索下他们的用法。在xilinx 的芯片中能正常的约束乘法使用或不使用dsp资源。
可以在模块开始加，约束整个模块中的乘法。

(*use_dsp48="no"*)
module adder24(
    input [23:0] a,
    input [23:0] b,
    output [24:0] sum
 
    );
 
    assign sum = a + b;
 
endmodule

也可以在变量前加，只约束这个变量的乘法。

module adder24(
    input [23:0] a,
    input [23:0] b,
    output [24:0] sum
 
    );
(*use_dsp48="yes"*) wire [24:0] sum;
 
    assign sum = a + b;
 
endmodule