数字集成电路前端设计

设计一个状态机实现的控制器电路，控制器引脚如图1，引脚说明如表1，状态转换图如图2所示。 请按以下要求，完成电路的设计、前仿、综合与后仿完整流程：
1、按照以上的引脚和功能说明，使用Verilog/SystemVerilog完成设计（模块名称自己拟定），并编写Testbench 测试代码，验证电路功能的正确性，要求时钟周期为1ns。完成后给出所有源代码及仿真波形图（要求截取有代表性的功能片段）。

这个是你的作业吧 还挺麻烦的