V7系列FPGA PCIe硬核IP用例没有EQ过程？

最近在使用V7系列的FPGA，自己用PCIe硬核IP做了一个PCIe GEN3的工程，在调试的时候发现本端只会要求对端发送preset P4，无论加多长的延长线，都只能EQ协商对端发送P4的preset。
查看IP代码，IP应该也是支持EQ过程的，但是不知道为什么只能协商对端发送P4，而对端可以通过EQ协商本端发送任何preset，有专家研究过这一块吗？

与这里有关？

用v7的PCIE GEN3的IP核要实现什么功能，实现pcie通讯？？？？