请问如何用vhdl设计

求问怎么用vhdl设计一个具有异步清零，同步使能的八位触发器，还有同步清零和同步使能的八位触发器

• 帮你找了个相似的问题, 你可以看下: https://ask.csdn.net/questions/7718603
• 你也可以参考下这篇文章：vhdl入门8位全减器
• 除此之外, 这篇博客: 用VHDL语言实现一个时延模块，可以满足任意时钟周期的时延。代码如下：中的 用VHDL语言实现一个时延模块，可以满足任意时钟周期的时延。代码如下： 部分也许能够解决你的问题, 你可以仔细阅读以下内容或跳转源博客中阅读:
  

• library IEEE;
  use IEEE.STD_LOGIC_1164.ALL; 
  use IEEE.STD_LOGIC_ARITH.ALL; 
  
  entity Delay is
  generic(
  	num     : integer    --设置要延迟的周期数
  	);
  port( 
  	clk     : in std_logic;
  	sig     : in std_logic;   
  	del_sig : out std_logic
  	);
  end Delay;
  architecture Delay of Delay is
  
  signal sig_delay    : std_logic_vector(num-1 downto 0) := (others =>'0');
  
  begin
  	process(clk)
  	begin
  		if (clk'event and clk = '1') then
  			sig_delay(0) <= sig;
  			sig_delay(num-1 downto 1) <= sig_delay(num-2 downto 0);
  		end if;	
  	end process;
  	del_sig <= sig_delay(num-1);
  	
  end Delay;