VHDL语言16位二进制比较器的引脚分配和波形图

看不懂开发板帮找一下开发板源文件在下面，题目是16位二进制比较器

LIBRARY ieee;
   USE ieee.std_logic_1164.all;

ENTITY comp16 IS
   PORT (
      da   : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
      db   : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
      res  : OUT STD_LOGIC_VECTOR(1 DOWNTO 0)
   );
END comp16;

ARCHITECTURE trans OF comp16 IS
BEGIN
   PROCESS (da, db)
   BEGIN
      IF (da > db) THEN
         res <= "10";
      ELSIF (da = db) THEN
         res <= "11";
      ELSE
         res <= "01";
      END IF;
   END PROCESS;

END trans;

这是一个使用VHDL语言实现的16位二进制比较器的设计。引脚分配如下：

da: 输入数据位a
db: 输入数据位b
res: 输出比较结果(0表示da<=db,1表示da>db,10表示da=db)
以下是该设计的波形图：