verilog编写test bench的问题

写clk的语句是:
`timescale 10 ns/ 1 ns
parameter DELY=1;
always
begin
#DELY clk=~clk;
end
为什么modelsim里clk仿真波形在10ns后就不再变化了？

`timescale 10 ns/ 1 ns
parameter DELY=1;
reg            clk;
initial    clk = 0;
always
begin
    clk    = #DELY ~clk;
end