fpga verilog 设计中，能不能用 initial 去初始化变量

许多文章里都说 initial 是不可综合的，请问我在fpga设计中能不能用这个 initial 来初始化一些reg类型的变量的初值，又怕这样用不被综合，是没有效果无用的语句。

initial 主要用在 verilog 仿真的激励信号的产生。确实是不被综合的，但是不代表不能用在初始化变量的代码里。
在fpga设计中，一些寄存器变量的初值能用 initial 去赋初始值。但是在一些数字芯片设计中，不能使用initial这个。我们建议用复位信号对一些变量赋初始值。