counter10被例化以后,and是怎么用的u3是怎么吧co_1和co10相与的
图片中 and 的使用verilog 中 and 是基础的与门逻辑,and 的输入输出原型及 and 例化如下and (OUT,IN1,IN2);比如:wire a,b,y;and u3(y,a,b);//等效 assign y = a&b;
最好是贴代码出来,用插入的形式。