Simulink使用HDL coder生成verilog代码时遇到问题

需要将一个构建好的slx模型在Altera的FPGA上实现，用verilog语言。通过HDL coder生成verilog代码的过程中遇到报错如下图。

Failed Floating Point Target IP generation failed with the error message: 断言失败。

在模型配置中对浮点IP配置为ALTFP，如下图。

请问为什么会这样报错？如何解决？

MATLAB 的题什么价格都没人做吗😂

参考

simulink中利用HDL Coder生成Verilog代码时候，出现Native floating point code generation cannot generate :...._CC_Manny的博客-CSDN博客 simulink中利用HDL Coder生成Verilog代码时候，出现Native floating point code generation cannot generate :…Signal rate of value inf found解决办法将提示错误的目标Block中constant模块的sample time 设置成实际采样率形式，不要设置成inf 或者 -1...

https://blog.csdn.net/CC_Manny/article/details/89354221