fpga时序分析中的一个优化问题

Verilog程序中，我有一个reg参量，名字就叫x16吧，这个我需要把这个x16乘以一个小数0.607523（这个小数需要这么高的精度)。如果我采用以下这种方式：

但是这样的话，我的时序分析中，fmax就会比较低，最差路径分析中可以发现，就是这一条代码就会严重影响速度（可能是我用了太多的加法吧）

请问大家谁知道我这有什么解决途径吗？
我所用软件为quartus ii 15.0

129MHz的频率不低了，X16 的位宽也大于 16位，一个时钟 4 个 16 位的加法时序超时爆红不奇怪。
在保持精度的情况下，这个加法的代码没法优化。
可以考虑将结果延时，延时 4 个时钟，每个时钟做一次加法。这样做一定能解决时序爆红的麻烦，但是这个结果由于延时了几个时钟，和别的逻辑的同步关系需要你仔细琢磨才行。