verilog 语法问题

刚开始学习Verilog,图中这样的，为什么放在else和begin之间就是错误的，报的错误是

这是为什么啊？

放上面错误，else 逻辑后面只有这一条语句有效的执行了else 逻辑。
放下面正确，else 逻辑后面这一堆语句均有效的执行了else 逻辑。