verilog 信号延时仿真问题

在学习verilog 延时过程中编写了一个小程序来理解延时，但是最终仿真信号的结果和我想的不一样，程序如下（因频繁提醒重复字符，所以程序使用图片上传，见谅）：

运行结果：

问题：为什么out信号的下降延迟是信号num_a和num_b中最短的一致呢？