verilog流水线乘法器

你好, 我刚接触verilog 看了你的流水线加法器有一个问题 不知道可不可以帮我解答一下, 你帖子里说 当b(被乘数)为0的时候, 储存a(乘数)的值, 不应该是b=1的时候储存吗?