verilog 中有条件例化

在verilog 中想根据条件变化有选择地进行不同的例化，例如多视频输出拼接的问题

在
generate
if(x=1) begin .....例化..... end
if(x=2) begin .....例化..... end
if(x=3) begin .....例化..... end
endgenerate
注意 X是常数，可以用
if
else
case
for
等语句去例化

在模块中加入参数** #(parameter x=1) **
module xxx #(parameter x=1) ( )

endmodule