类似verilog设计一个多输入一输出的fifo ,宽度长度可配

我遇到的主要问题就是无法根据这个degree在一个时钟内按顺序将产生的多个地址写入fifo 采纳后还有感谢

目前我是这样写的

麻烦看哈有没有问题

degree 是 10 bit, degree = 0x3ff 时就会产生 10 个 addr
addr 的宽度是多少？
A 的宽度是多少？A 是常量还是变量？
B 的宽度是多少？B 是常量还是变量？
degree 是常量还是变量？
FIFO 的输入输出的位宽是固定的，是常量，没法动态的这个时钟写4个地址，下个时钟又变成8个地址。当然可以将 FIFO 的位宽整的宽一些，能放下10个地址。
需要你描述一下这个 FIFO 的输入输出的情况好做判断。

一个时钟最多给FIFO写一个数据，可以尝试提供不同时钟给addr和FIFO，比如说FIFO的写时钟为1MHz、ADDR电路的时钟为4MHz，这样才有操作空间。