为什么z=～（|Q）为啥要写在always外面呢

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为什么z=～（|Q）为啥要写在always外面呢
为什么不能写在always里面呢？

图上最右侧是个或非门，不需要时钟，就不能在 always@(posedge clk) 中。
而且，z 是模块管脚输出，缺省定义是 wire 类型。不能在 always 中赋值。(always 中只能对reg类型赋值)
必须在assign中赋值。