Verilog计数器提问

编写由D触发器构成的4位二进制异步计数器仿真出错，请问怎么修改

dd 代码有问题，把代码贴在代码区，我可以复制过来帮你修改代码。

module dd(
input clk,d,
output  q,nq);
reg qr=0;
always@(posedge clk)
begin
qr<=d;
end
assign q=qr;
assign nq=~qr;
endmodule